Rambus、次世代AI向けHBM4EメモリコントローラIPを発表、業界初を主張

半導体およびシリコンIP技術企業であるRambus Inc.は、2026年3月4日にHBM4EメモリコントローラIPの提供開始を発表した。この新しいソリューションは、次世代の人工知能アクセラレータ、GPU、および高性能コンピューティング（HPC）システムが要求するメモリ帯域幅のニーズに対応するため設計された。Rambus社は、HBM4をサポートするプロセッサの量産が2026年に開始される中で、高まり続けるメモリ帯域幅の要求を満たすことを目指し、このHBM4Eコントローラを業界初の製品として位置づけている。

このコントローラは、ピンあたり最大16ギガビット毎秒（Gbps）での動作をサポートし、HBM4Eデバイスあたり最大4.1テラバイト毎秒（TB/s）のメモリ帯域幅を実現する。AIアクセラレータ構成で8基のHBM4Eスタックを接続した場合、このソリューションは合計で32TB/sを超えるメモリ帯域幅をサポートする見込みであり、これは大規模なモデルの学習、推論、およびデータ集約型のHPCワークロードにとって重要であると見なされている。HBM4Eは、垂直に積層されたDRAMダイをシリコン貫通ビア（TSV）で接続し、高帯域幅と低遅延を実現する高帯域幅メモリスタックの規格である。

JEDECによる公式のHBM4規格は2025年4月に発表されており、業界ロードマップでは2027年のアクセラレータ投入に向けて、2026年下半期にHBM4Eの品質検証が目標とされている。HBM4規格自体は、HBM3と比較して帯域幅が最大2倍になり、最大2TB/sに達し、スタックあたりの容量も最大64GBに向上している。Rambus社は、100件を超えるHBM設計での実績を基に、このコントローラIPを将来のAIシステム・オン・チップ設計に投入する構えである。

このIPには、チップの複雑性が増す中で顧客が初回シリコンでの成功を達成するのを支援することを目的とした高度な信頼性機能が組み込まれている。このコントローラは、サードパーティのPHYソリューションと組み合わせることで、2.5Dまたは3Dパッケージング内で完全なHBM4Eメモリサブシステムを構成できる柔軟性を持ち、クラウド、エンタープライズ、エッジ展開に対応する。RambusのシリコンIP担当SVP兼ゼネラルマネージャーであるSimon Blake-Wilson氏は、AIの飽くなき帯域幅要求を背景に、メモリエコシステムが性能向上を積極的に進めることが不可欠であると述べている。

Samsung ElectronicsのファウンドリIP開発チーム責任者であるBen Rhew氏は、HBM4Eが高度なAIおよびHPCワークロードに性能をもたらす重要なマイルストーンであると評価し、HBM4E IPソリューションが幅広い業界での採用に不可欠になるとの見解を示した。また、IDCのメモリ半導体担当プログラムアソシエイトバイスプレジデントであるSoo Kyoum Kim氏は、HBM帯域幅がLLM性能の主要なボトルネックの一つであると指摘し、HBM4E IPが最先端のAIハードウェア設計者にとって不可欠な構成要素になると述べている。このHBM4EメモリコントローラIPは、ライセンス供与のために即時利用可能であり、設計顧客向けに早期アクセスプログラムが現在開始されている。