Rambus Presenta Controller HBM4E per Acceleratori AI di Nuova Generazione

Rambus Inc., azienda specializzata in proprietà intellettuale per chip e silicio, ha annunciato il 4 marzo 2026 il rilascio del suo controller di memoria HBM4E. Questa soluzione di proprietà intellettuale è stata sviluppata per fornire prestazioni e funzionalità di affidabilità avanzate, requisiti essenziali per i crescenti fabbisogni di banda dei futuri acceleratori di intelligenza artificiale, delle GPU e dei sistemi di calcolo ad alte prestazioni (HPC).

Il controller HBM4E di Rambus mira a soddisfare le esigenze di banda man mano che i processori che supportano HBM4 iniziano la produzione di massa nel corso del 2026. La soluzione supporta un'operatività fino a 16 gigabit al secondo per pin, una specifica che, teoricamente, può tradursi in una larghezza di banda di memoria di 4,1 terabyte al secondo per ogni singolo dispositivo HBM4E. In configurazioni tipiche per acceleratori AI che impiegano otto stack HBM4E collegati, questa architettura può sostenere una larghezza di banda totale di memoria che supera i 32 terabyte al secondo, capacità ritenuta fondamentale per gestire carichi di lavoro esigenti come l'addestramento di modelli su larga scala.

Lo standard HBM4 ufficiale, definito da JEDEC con la specifica JESD270-4, è stato rilasciato nell'aprile 2025. Questo standard ha introdotto il raddoppio dei canali indipendenti per stack, portandoli da 16 a 32, e supporta densità di die fino a 32 Gb con configurazioni di stack fino a 16-high, consentendo capacità fino a 64 GB per cubo. Le roadmap industriali indicano che la verifica della qualità per HBM4E è prevista per la seconda metà del 2026, in vista dei lanci di acceleratori previsti per il 2027.

Rambus sfrutta la sua esperienza, vantando oltre 100 design win per HBM, per posizionare questo controller IP strategicamente nei futuri design di System-on-Chip (SoC) destinati all'AI. L'IP integra funzionalità di affidabilità avanzate, come il supporto per le funzioni RAS (Reliability, Availability, and Serviceability) di HBM4, pensate per assistere i clienti nel successo al primo tentativo di silicio data la crescente complessità dei chip. Tecnologie come il Directed Refresh Management (DRFM) migliorano la mitigazione degli attacchi row-hammer, un aspetto cruciale per l'affidabilità.

Sebbene le specifiche HBM4 prevedano velocità di trasferimento fino a 8 Gb/s su un'interfaccia a 2048 bit, raggiungendo 2 TB/s per stack, l'industria sta spingendo per velocità superiori. Il controller di Rambus supporta velocità fino a 10 GT/s, superando la velocità JEDEC specificata di 6.4 GT/s, consentendo una banda potenziale di 2.56 TB/s per stack con un'interfaccia a 2048 bit. L'IP è disponibile immediatamente per la licenza, con programmi di accesso anticipato aperti ai clienti di progettazione, rispondendo alla necessità di superare il collo di bottiglia della memoria nei modelli di AI generativa che superano il trilione di parametri.