Rambus lance son contrôleur mémoire HBM4E pour les accélérateurs d'intelligence artificielle

La société Rambus Inc., spécialisée dans les semi-conducteurs et la propriété intellectuelle de circuits intégrés, a annoncé le 4 mars 2026 le lancement de son Contrôleur Mémoire HBM4E. Cette nouvelle solution technologique est conçue pour répondre aux exigences croissantes de bande passante mémoire dans les systèmes de calcul haute performance (HPC), les unités de traitement graphique (GPU) et les accélérateurs d'intelligence artificielle de nouvelle génération. Rambus positionne ce contrôleur en prévision de la production de masse des processeurs compatibles HBM4 prévue pour 2026, une période où le goulot d'étranglement mémoire constitue une contrainte majeure pour les modèles d'IA volumineux.

Le contrôleur HBM4E développé par Rambus supporte des opérations jusqu'à 16 gigabits par seconde (Gbps) par broche. Cette capacité se traduit par un débit théorique de 4,1 téraoctets par seconde (TB/s) pour chaque dispositif HBM4E individuel. Dans une configuration typique d'accélérateur IA intégrant huit piles HBM4E connectées, cette architecture permet d'atteindre une bande passante mémoire totale excédant 32 TB/s. Cette performance est considérée comme essentielle pour les charges de travail intensives, telles que l'inférence et l'entraînement de modèles d'apprentissage automatique à grande échelle, qui nécessitent un transfert rapide de téraoctets de données.

La technologie HBM4E est une évolution de la mémoire à haute bande passante, caractérisée par l'empilement vertical de puces DRAM interconnectées via des vias traversant le silicium (TSV). La norme HBM4 officielle, publiée par le JEDEC (Joint Electron Device Engineering Council) en avril 2025 sous la désignation JESD270-4, avait établi les bases avec un débit maximal de 2 TB/s par pile et le doublement des canaux indépendants à 32 par rapport à HBM3. Les feuilles de route industrielles indiquent une vérification de la qualité pour HBM4E au second semestre de 2026, en vue de lancements d'accélérateurs en 2027.

Rambus capitalise sur son expérience, revendiquant plus de 100 victoires de conception HBM, pour intégrer ce contrôleur dans les futures conceptions de systèmes sur puce (SoC) destinés à l'IA. L'IP inclut des fonctionnalités de fiabilité avancées, un aspect crucial pour aider les clients à assurer le succès du silicium dès la première tentative. Ben Rhew, vice-président d'entreprise et responsable de l'équipe de développement d'IP de fonderie chez Samsung Electronics, a indiqué que HBM4E représente une étape majeure, offrant des performances significatives pour les charges de travail HPC et IA. Simon Blake-Wilson, vice-président senior et directeur général de Silicon IP chez Rambus, a souligné l'impératif pour l'écosystème mémoire de faire progresser agressivement les performances face à la demande de l'IA. Le Contrôleur Mémoire HBM4E est disponible immédiatement sous licence, avec des programmes d'accès anticipé ouverts aux clients concepteurs.