Rambus Lança Controlador HBM4E para Aceleradores de Inteligência Artificial

A Rambus Inc., fornecedora de propriedade intelectual (IP) de chips e silício, anunciou em 4 de março de 2026 o lançamento de seu Controlador de Memória HBM4E. Esta solução foi desenvolvida para oferecer desempenho e recursos avançados de confiabilidade, visando atender às exigências de largura de banda de memória dos aceleradores de inteligência artificial (IA), unidades de processamento gráfico (GPUs) e sistemas de computação de alto desempenho (HPC) de próxima geração.

O controlador suporta uma taxa de transferência de dados de 16 gigabits por segundo (Gbps) por pino, o que projeta um rendimento teórico de 4,1 terabytes por segundo (TB/s) por dispositivo HBM4E. Em uma configuração típica de acelerador de IA com oito pilhas HBM4E anexadas, esta arquitetura pode sustentar uma largura de banda total de memória superior a 32 TB/s. Essa capacidade é fundamental para sustentar as operações de treinamento de modelos em larga escala e as cargas de trabalho intensivas em dados comuns em ambientes HPC.

A tecnologia HBM4E é uma evolução da memória de alta largura de banda, caracterizada pelo empilhamento vertical de DRAM interconectados por vias através do silício (TSVs). O padrão oficial HBM4 da JEDEC foi divulgado em abril de 2025, com roteiros da indústria indicando que a verificação de qualidade para HBM4E deve ocorrer na segunda metade de 2026, com lançamentos de aceleradores previstos para 2027. Os recursos de confiabilidade incorporados no IP da Rambus são cruciais para auxiliar os clientes a obterem sucesso na primeira tentativa de fabricação do silício.

O controlador oferece flexibilidade arquitetônica, podendo ser integrado com soluções PHY de terceiros para formar um subsistema de memória HBM4E completo, compatível com empacotamento 2.5D ou 3D para implementações em nuvem, corporativas e de borda. A disponibilidade imediata para licenciamento, com programas de acesso antecipado abertos, reflete a urgência do mercado em adotar a tecnologia para mitigar gargalos de memória que atualmente limitam o desempenho da IA. A introdução deste IP pela Rambus, que já suportava taxas de dados de até 10 Gbps/pino em versões anteriores do HBM4, visa garantir que a infraestrutura de memória acompanhe o crescimento dos modelos de linguagem de grande escala (LLMs).